このセクションは、ソースを引用していません。 信頼できるソースの引用を追加することによって、このセクションを改善するのにお役立てください。 ソースのないものは、異議を唱えられ、削除されることがあります。 (2015年2月）（このテンプレートメッセージを削除する方法とタイミングを学ぶ）
回路に対する負荷の影響を議論する場合、回路の実際の設計を無視してテベニン等価のみを考慮することが有用である。 (
回路は理想電圧源Vsと内部抵抗Rsの直列で表されます。
無負荷（端子開放）では、V S {displaystyle V_{S}}すべてがVです。｝
falls across the output; the output voltage is V S {displaystyle V_{S}}.
しかし、負荷を加えると回路の挙動は変わってくる。 電源のときと同様に負荷回路の詳細は無視し、できるだけシンプルに表現したい。 負荷を入力抵抗で表現すると、完全な回路は次のようになります。
負荷の入力抵抗はRsと直列に立ちます。
電圧源単体では開回路でしたが、負荷を加えることで閉回路となり、電荷が流れるようになります。 この電流により、R S {displaystyle R_{S}}に電圧降下が発生します。
となり、出力端子の電圧はもはやV S {displaystyle V_{S}} ではありません。
. 出力電圧は電圧分割則で求めることができる。 V O U T = V S ・ R L R L + R S {displaystyle V_{OUT}=V_{S} {frac {R_{L}}{R_{L}+R_{S}}}} } }.
